UnivIS
Informationssystem der Friedrich-Alexander-Universität Erlangen-Nürnberg © Config eG 
FAU Logo
  Sammlung/Stundenplan    Modulbelegung Home  |  Rechtliches  |  Kontakt  |  Hilfe    
Suche:      Semester:   
 
 Darstellung
 
Druckansicht

 
 
 Außerdem im UnivIS
 
Vorlesungs- und Modulverzeichnis nach Studiengängen

 
 
Veranstaltungskalender

Stellenangebote

Möbel-/Rechnerbörse

 
 
Vorlesungsverzeichnis >> Technische Fakultät (TF) >>

  Praktikum für systematischen Entwurf programmierbarer Logikbausteine (PR PLD)

Dozent/in
Dr.-Ing. Alexander Kölpin

Angaben
Praktikum
3 SWS, Schein, ECTS-Studium, ECTS-Credits: 2,5, Sprache Deutsch, Anmeldung über "mein Campus"
Zeit und Ort: Blockveranstaltung 14.3.2011-18.3.2011 Mo-Fr 9:00 - 17:00, EL 4.13; Bemerkung zu Zeit und Ort: 1-wöchiges Blockpraktikum

Studienfächer / Studienrichtungen
WPF EEI-BA ab 5
WPF EEI-MA-AET ab 1
WPF EEI-MA-INT ab 1
WPF EEI-MA-MIK ab 1
WPF EEI-DH-INT ab 5
WPF EEI-DH-MIK ab 5
WPF ME-DH-PEEI ab 5
WPF ME-MA-P ab 1
WPF IuK-BA ab 5
WPF WING-BA-IKS-ING-P ab 5
WPF WING-MA ab 1

Voraussetzungen / Organisatorisches
Vorkenntnisse: Grundlagen digitaler Schaltungen

Inhalt
  • Schaltungen: 7-Segment-Decoder, Multiplexer, Zähler
  • Eingabe: Fuse-map, VHDL, Zustandsdiagramm, Schaltplan, Bibliothek

  • Bausteine: PLDs, FPGAs

  • Versuchsinhalte: Schaltnetze, Multiplex-Anzeige, Stoppuhr

  • In System Programming (isp)

Empfohlene Literatur
Tietze/Schenk: Halbleiter-Schaltungstechnik, Springer Verlag

ECTS-Informationen:
Title:
Practical Course for Systematic Design with Programmable Logic Devices (PLD)

Credits: 2,5

Prerequisites
Basics in digital circuits and logic

Contents
  • Circuits: 7 segment display, multiplexer, counter
  • Input: fuse map, VHDL, state diagram, schematic, library

  • Devices: PLDs, FPGAs

  • Chapters: combinatorial circuits, sequential circuits, multiplexing display, stop watch

  • In system programming (ISP)

Literature
Tietze/Schenk: Halbleiter-Schaltungstechnik, Springer Verlag

Zusätzliche Informationen
Schlagwörter: Digitale Schaltungen, Schaltnetze, Schaltwerke, PLD, FPGA, VHDL, Altera, Simulation
Erwartete Teilnehmerzahl: 20, Maximale Teilnehmerzahl: 20
Für diese Lehrveranstaltung ist eine Anmeldung erforderlich.
Die Anmeldung erfolgt von Montag, 18.10.2010 bis Freitag, 11.3.2011 über: mein Campus.

Verwendung in folgenden UnivIS-Modulen
Startsemester WS 2010/2011:
Praktikum für systematischen Entwurf programmierbarer Logikbausteine (PR PLD)

Institution: Lehrstuhl für Technische Elektronik
UnivIS ist ein Produkt der Config eG, Buckenhof