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Entwurf Integrierter Schaltungen II (EIS2)- Dozent/in
- Prof. Dr.-Ing. Sebastian M. Sattler
- Angaben
- Vorlesung
3 SWS, benoteter Schein, ECTS-Studium, ECTS-Credits: 5
nur Fachstudium, Sprache Deutsch
Zeit und Ort: Di 16:15 - 17:45, 0.151-115 (außer Di 17.4.2012); Do 10:15 - 11:45, 0.151-115 (außer Do 19.4.2012)
ab 24.4.2012
- Studienfächer / Studienrichtungen
- PF EEI-DH-MIK 6-10
WPF EEI-DH-INT 6-10
PF EEI-MA-MIK 1-4
PF EEI-BA-MIK 5-6
WPF EEI-BA-MIK 5-6
WPF EEI-MA-MIK 1-4
WPF IuK-MA-ES-EEI 1-3
WPF IuK-MA-REA-EEI 1-3
WPF ME-BA-MG9 5-6
WPF ME-MA-MG9 1-3
WPF SIM-DH 7-10
WPF SIM-MA 1-4
- Inhalt
- Die Vorlesung zeigt die wichtigsten Minimierungsalgorithmen und Entwurfshilfsmittel für den automatisierten Entwurf (Synthese) von kombinatorischen Schaltungen (Schaltnetzen) auf.
Es folgen Methoden und Algorithmen beim Entwurf von synchronen sequentiellen Schaltungen (Schaltwerken), z.B. zur Zustandsreduktion, Zustandskodierung und Realisierung von Steuerwerken.
Außerdem werden die Grundlagen zu Laufzeiten und deren Modellierung, zur Entstehung/Vermeidung von Hasardfehlern, und der Zusammenhang zum Entwurf (a-)synchroner Schaltungen vorgestellt.
Zum Thema "Verifikation integrierter Schaltungen" gehören sowohl die Modellierung und Simulation mit Hardware-Beschreibungssprachen, die Simulations-Ebenen wie Logik- und Fehlersimulation, Binäre Entscheidungsdiagramme (BDD) und der Test Integrierter Schaltungen.
Ein weiteres Kapitel behandelt das "Technology Mapping", den Schritt von der Boole'schen Funktion zur Realisierung mit verschiedenen Technologien wie Standardzellen-ASICs oder programmierbaren Bausteinen (FPGAs).
Einführung und Grundlagen des IC-Entwurfs Algorithmen zur Minimierung kombinatorischer Schaltungen Algorithmen zur Minimierung synchroner sequentieller Schaltungen (FSM) Laufzeiten in ICs, Hasards, Synchrone/Asynchrone Schaltwerke Logik- und Fehlersimulation IC Modellierung, Simulation und Synthese (mit der Sprache VHDL) Binäre Entscheidungsdiagramme (BDDs) Technology Mapping für ASICs und FPGAs Test Integrierter Schaltungen, Testfreundlicher Entwurf
- Empfohlene Literatur
- Lipp H. M.: Grundlagen der Digitaltechnik. München: Oldenbourg 1995
Geiger R. L.; Allen P. E.; Strader N. R.:
VLSI Design Techniques for Analog and Digital Circuits. McGraw-Hill,
1996, ISBN: 0-07-100728-8
McCluskey, Edward J.: Logic design principles. Prentice-Hall, 1986,
ISBN: 0-13-539784-7
- ECTS-Informationen:
- Title:
- Design of Integrated Circuits II
- Credits: 5
- Zusätzliche Informationen
- Schlagwörter: Entwurf Mikroelektronik Integrierte Schaltung IC Transistor CMOS Schaltnetze Schaltwerke Steuerwerk Automat Simulation Test
Erwartete Teilnehmerzahl: 30, Maximale Teilnehmerzahl: 40
www: http://www.lzs.eei.uni-erlangen.de/Lehrangebot/EIS%20II
- Zugeordnete Lehrveranstaltungen
- UE: Übungen zu Entwurf Integrierter Schaltungen II
-
Dozent/in: Dipl.-Inf. Gürkan Uygur
Zeit und Ort: Mo 16:15 - 17:45, H6 (außer Mo 16.4.2012, Mo 23.4.2012)
www: http://www.lzs.eei.uni-erlangen.de/Lehrangebot/EIS%20II
- Verwendung in folgenden UnivIS-Modulen
- Startsemester SS 2012:
- Entwurf Integrierter Schaltungen II (EIS II)
- Institution: Lehrstuhl für Zuverlässige Schaltungen und Systeme
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UnivIS ist ein Produkt der Config eG, Buckenhof |
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