Verifikation digitaler Systeme (VdS)5 ECTS
(englische Bezeichnung: Verification of Digital Systems)
(Prüfungsordnungsmodul: Vertiefungsmodul Hardware-Software-Co-Design)

Lehrveranstaltungen:

• • Verifikation digitaler Systeme
    (Vorlesung, 2 SWS, Michael Glaß, Mi, 10:15 - 11:45, 02.133-128)
  • Übung zur Verifikation digitaler Systeme
    (Übung, 2 SWS, Michael Glaß, Mi, 12:15 - 13:45, 02.133-128, (außer Mi 20.5.2015, Mi 24.6.2015, Mi 15.7.2015); Einzeltermine am 20.5.2015, 24.6.2015, 15.7.2015, 12:15 - 13:45, 02.112-128)

Inhalt:

Für den Entwurf eines digitalen Systems werden heute in der Industrie ebenso viele Verifikationsingenieure wie Designer benötigt. Trotzdem beansprucht die Verifikation heute bereits 70%-80% der gesamten Entwurfszeit. Neben konventionellen Verifikationserfahren wie der Simulation sind werden seit einigen Jahren sogenannte "formale Verifikationsmethoden" in heutigen Entwursflüssen eingesetzt. Der Umgang mit diesen Methoden stellt ein wichtiges neues Aufgabenfeld dar. Im Gegensatz zur Simulation beruht die formale Verifikation auf exakten mathematischen Methoden zum Nachweis funktionaler Schaltungseigenschaften. Dadurch können Entwurfsfehler frühzeitiger und mit höherer Zuverlässigkeit als bisher erkannt werden. Jedes System zur formalen Hardwareverifikation erfordert:
1. ein geeignetes Modell des zu verifizierenden Systems
2. eine Sprache zur Formulierung der zu verifizierenden Eigenschaften
3. eine Beweismethode.
Die Vorlesung behandelt diese drei Bereiche, vermittelt die grundlegenden Algorithmen und Konzepte moderner Werkzeuge für die formale Hardwareverifikation und erläutert deren Einsatz in der industriellen Praxis. Im Einzelnen werden in dieser Vorlesung die folgenden Punkte behandelt:
1. Modellierung digitaler Systeme
2. Unterschiede formaler und simulationsbasierter Verifikationsmethoden
3. Äquivalenzvergleich
4. Formale und simulationsbasierte Eigenschaftsprüfung
5. Assertions
6. Verifikation arithmetischer Schaltungen

Lernziele und Kompetenzen:

Verstehen

• Die Studierenden erläutern die wesentlichen Techniken zur Verifikation digitaler Systeme, zeigen deren Vor- und Nachteile auf und vergleichen diese bezüglich Ihrer Mächtigkeit und Komplexität.

Anwenden

• Die Studierenden wenden Modellierungstechniken aus den Bereichen der Binären Entscheidungsdiagramme inkl. bekannter Erweiterungen (MDD, etc.) sowie der SAT-Löser auf Systembeschreibungen an.

• Die Studierenden Verifikationstechniken aus den Bereichen der formalen Äquivalenz- und Eigenschaftsprüfung (Model Checking, Symbolic Model Checking, Bounded Model Checking) auf Systembeschreibungen an.

Verwendbarkeit des Moduls / Einpassung in den Musterstudienplan:

1. Mathematik (Bachelor of Science)
   (Po-Vers. 2015w | Bachelorprüfung | Nebenfach Informatik | Vertiefungsmodule | Vertiefungsmodul Hardware-Software-Co-Design)

Studien-/Prüfungsleistungen:

Verifikation digitaler Systeme (Prüfungsnummer: 22801)

Prüfungsleistung, mündliche Prüfung, Dauer (in Minuten): 30, benotet

Anteil an der Berechnung der Modulnote: 100.0 %

Erstablegung: SS 2015, 1. Wdh.: WS 2015/2016

1. Prüfer:

Michael Glaß