Entwurf Integrierter Schaltungen II (EIS II)5 ECTS
(Prüfungsordnungsmodul: Wahlpflichtmodul aus EEI im Schwerpunkt Realisierung von Informations- und Kommunikationssystemen)

Lehrveranstaltungen:

• • Entwurf Integrierter Schaltungen II
    (Vorlesung, 3 SWS, Sebastian M. Sattler, Di, 16:15 - 17:45, 0.151-115, (außer Di 17.4.2012); Do, 10:15 - 11:45, 0.151-115, (außer Do 19.4.2012); ab 24.4.2012)
  • Übungen zu Entwurf Integrierter Schaltungen II
    (Übung, 1 SWS, Gürkan Uygur, Mo, 16:15 - 17:45, H6, (außer Mo 16.4.2012, Mo 23.4.2012); ab 30.4.2012)

Empfohlene Voraussetzungen:

Digitaltechnik oder Technische Informatik I, o.ä.

Es wird empfohlen, folgende Module zu absolvieren, bevor dieses Modul belegt wird:

Digitaltechnik (WS 2011/2012)
Entwurf Integrierter Schaltungen I (WS 2011/2012)

Inhalt:

Die Vorlesung zeigt die wichtigsten Minimierungsalgorithmen und Entwurfshilfsmittel für den automatisierten Entwurf (Synthese) von kombinatorischen Schaltungen (Schaltnetzen) auf.
Es folgen Methoden und Algorithmen beim Entwurf von synchronen sequentiellen Schaltungen (Schaltwerken), z.B. zur Zustandsreduktion, Zustandskodierung und Realisierung von Steuerwerken.
Außerdem werden die Grundlagen zu Laufzeiten und deren Modellierung, zur Entstehung/Vermeidung von Hasardfehlern, und der Zusammenhang zum Entwurf (a-)synchroner Schaltungen vorgestellt.
Zum Thema "Verifikation integrierter Schaltungen" gehören sowohl die Modellierung und Simulation mit Hardware-Beschreibungssprachen, die Simulations-Ebenen wie Logik- und Fehlersimulation, Binäre Entscheidungsdiagramme (BDD) und der Test Integrierter Schaltungen.
Ein weiteres Kapitel behandelt das "Technology Mapping", den Schritt von der Boole'schen Funktion zur Realisierung mit verschiedenen Technologien wie Standardzellen-ASICs oder programmierbaren Bausteinen (FPGAs).

• Einführung und Grundlagen des IC-Entwurfs

• Algorithmen zur Minimierung kombinatorischer Schaltungen

• Algorithmen zur Minimierung synchroner sequentieller Schaltungen (FSM)

• Laufzeiten in ICs, Hasards, Synchrone/Asynchrone Schaltwerke

• Logik- und Fehlersimulation

• IC Modellierung, Simulation und Synthese (mit der Sprache VHDL)

• Binäre Entscheidungsdiagramme (BDDs)

• Technology Mapping für ASICs und FPGAs

• Test Integrierter Schaltungen, Testfreundlicher Entwurf
  

Lernziele und Kompetenzen:

Die Studierenden

• wenden Kenntnisse über den automatisierten Entwurf digitaler Schaltungen und Systeme an

• verstehen verschiedene Verfahren zum automatisierten Entwurf von Schaltnetzen und Schaltwerken kennen

• sind in der Lage, den Entwurfsfluss von der Spezifikation bis zum Test von digitalen Schaltungen zu entwickeln

Literatur:

Lipp H. M.: Grundlagen der Digitaltechnik. München: Oldenbourg 1995
Geiger R. L.; Allen P. E.; Strader N. R.: VLSI Design Techniques for Analog and Digital Circuits. McGraw-Hill, 1996, ISBN: 0-07-100728-8
McCluskey, Edward J.: Logic design principles. Prentice-Hall, 1986, ISBN: 0-13-539784-7

Weitere Informationen:

Verwendbarkeit des Moduls / Einpassung in den Musterstudienplan:

1. Informations- und Kommunikationstechnik (Master of Science)
   (Po-Vers. 2010 | Schwerpunkt Realisierung von Informations- und Kommunikationssystemen | Wahlpflichtmodule | Wahlpflichtmodul aus EEI im Schwerpunkt Realisierung von Informations- und Kommunikationssystemen)

Studien-/Prüfungsleistungen: