Projekt

In diesem Projekt werden Verfahren zum Entwurf von feinkörnigen massiv parallelen VLSI-Schaltungen untersucht. Das Projekt liegt im Bereich Abbildungsmethodik und hat zum Ziel, Entwurfsverfahren für algorithmisch spezialisierte, massiv parallele Systeme zu erforschen und diese in einem Entwurfssystem bereitzustellen. Obwohl die hier betrachteten Architekturen keine eigenständigen Rechner darstellen, spielen sie – eingesetzt als Coprozessoren – eine wichtige Rolle in Systemen, die ein hohes Maß an Dediziertheit und Rechenleistung erfordern. Der Entwurf und die Integration dieser Komponenten in größere heterogene Hardware-/Software-Systeme oder in so genannte System-on-a-Chip (SoC) macht die Implementierung und Anwendung spezieller Entwurfsverfahren notwendig, die den Entwurf vom Algorithmus bis zur Schaltung automatisiert.
Die Anwendungsgebiete sind dabei charakterisiert durch die Notwendigkeit für höchste Rechenleistung bei gleichzeitigen Kosten-, Größen- und anderen physikalischen Beschränkungen. Dazu gehören insbesondere die Bereiche der digitalen Signalverarbeitung, der drahtlosen Kommunikation, der Kryptographie und Algorithmen der Systemtheorie.
Erstmals konnte eine vollständig durchgängige Entwurfmethodik für die Abbildung von regelmäßigen Schleifenprogrammen bis hinunter zur lauffähigen Hardwareimplementierung entwickelt werden, welche in Form eines Entwurfssystems PARO (Piecewise Linear Algorithm and Architecture Research and Optimization) implementiert wurde.
In der ersten Phase, dem Frontend, extrahiert PARO die inhärente Parallelität der zu implementierenden Algorithmen (gegeben in Form eines C-Programms) und überführt diese in einen parallelen Algorithmus. In den nächsten Verfeinerungsstufen wird der Algorithmus lokalisiert und homogenisiert. Diese Transformationen dienen dazu, das spätere Prozessorfeld, erstens möglichst homogen und somit skalierbar zu machen. Zweitens erreicht man dadurch, dass nur Kommunikation zwischen benachbarten Prozessoren stattfindet (Lokalität). Durch diese kurzen Kommunikationswege kann der resultierende Chip schneller arbeiten, gleichzeitig werden Kosten und Energieverbrauch reduziert.
In zahlreichen Anwendungen liegen die betrachteten Algorithmen als n-dimensionale Schleifenprogramme vor. In der Praxis können allerdings nur ein- bzw. zweidimensionale Prozessorfelder hergestellt werden. Hier werden Abbildungen benötigt, die festlegen, welche Berechnung zu welchem Zeitpunkt auf welchem Prozessor stattfindet. Bei der immensen Anzahl von Abbildungsmöglichkeiten ist die Herausforderung, effiziente Explorations-Algorithmen zu entwickeln, die wiederum optimale Abbildungen finden. Im Gegensatz zu bisherigen Arbeiten werden erstmals Fronten optimaler Raum-Zeit-Abbildungen gefunden. Als Optimierungsziele werden der Flächenaufwand als Maß für die Kosten, Latenz und Fließbandrate als Maß für die Performanz betrachtet. Darüber hinaus ist es uns gelungen, substantielle Ergebnisse hinsichtlich der Schätzung des Energieverbrauchs von regelmäßigen Schaltungen zu erzielen.
Ebenfalls kann es aus Kosten oder technologischen Gründen sein, dass die verfügbaren Hardware-Ressourcen beschränkt sind. Hier kommen effiziente Partitionierungsverfahren zum Einsatz. Durch substantielle Erweiterungen im Bereich der Abbildungsmethodik und durch Betrachtung von Partitionierungsverfahren für Algorithmen mit affinen Datenabhängigkeiten (gegenüber bisherigen Ansätzen mit stückweise konstanten Abhängigkeiten) konnten wesentlich effizientere Abbildungen erzielt werden.
Im Bereich der Hardwaresynthese haben wir die fundamentalen Probleme 'regelmäßige Platzierung' und die 'Randsteuerung' von Rechenfeldern untersucht. Ferner wurden im Bereich 'Interfaces' zur Peripherie Arbeiten durchgeführt. Diese Ergebnisse erlauben erstmals einen vollständig automatisierten Entwurf vom Algorithmus in C zur synthetisierbaren Schaltung in VHDL. Auf FPGAs kann die Schaltung sofort umgesetzt werden. Das entstandene Entwurfssystem PARO integriert die entstandenen Arbeiten vollständig.
Die laufenden Untersuchungen in diesem Projekt befassen sich u. a. mit neuen Zielarchitekturen. Es wird untersucht, inwieweit sich die Entwurfmethodik auch für die Abbildung regelmäßiger Algorithmen auf grobgranulare rekonfigurierbare Prozessorfelder eignet. Hierbei sind die Architekturparameter (Anzahl der Prozessorelemente, Speichergröße, E/A-Schnittstellen, etc.) in der Abbildungsmethodik zu berücksichtigen.
Des Weiteren wurde kürzlich die zugrunde liegende Algorithmenklasse essentiell erweitert, so dass auch Algorithmen mit dynamischen Datenabhängigkeiten behandelt werden können. Bei den Partitionierungsverfahren werden Methoden zur automatischen Generierung der Ansteuerung von Datenquellen und Speicher erforscht.
Weitere Informationen sind im WWW unter folgender URL verfügbar:
http://www12.informatik.uni-erlangen.de/research/paro